由两个主从型JK触发器组成的逻辑电路如图a)所示,设Q1、Q2的初始态是00,已知输入信号A和脉冲信号CP的波形如图b)所示,当第二个CP脉冲作用后,Q1Q2将变为( )。 A.11 B.10 C.01 D.保持00不变
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由两个主从型JK触发器组成的逻辑电路如图a)所示,设Q1、Q2的初始态是0、0, 已知输入信号A和脉冲信号CP的波形,如图b)所示,当第二个CP脉冲作用后,Q1、Q2将变为:A. 1、1 B. 1、0 C. 0、1 D.保持0、0不变
D触发器的应用电路如图所示,设输出Q的初值为0,那么,在时钟脉冲cp的作用下,输出Q为:A.1 B.cp C.脉冲信号,频率为时钟脉冲频率的1/2 D.0
如图所示电路中,Q1、Q2的原始状态为“11”当送入两个脉冲后的新状态为:A. “0 0 ” B. “0 1” C. “11” D. “10”
由两个主从型JK触发器组成的电路如图(a)所示,设Q1、Q2的初始态是00,已知输入信号A和脉冲信号CP的波形,如图(b)所示,当第一个CP脉冲作用后,输出将为( )。A.00 B.01 C.10 D.11
逻辑电路图及相应的输入CP、A、B的波形分别如图所示,初始状态Q1=Q2=0,当RD=1时,D、Q1、Q2端输出的波形分别是( )。
由D、JK触发器组成的逻辑电路如图7-68所示,Q1、Q2的初始状态为00,D=1,当第一个脉冲和第二个脉冲作用后,Q1、Q2分别变为()A.01和11 B.10和11 C.00和11 D.11和11